過去，在系統時鐘低于50MHz的
電路板設計中，信號完整性(SI)問題并不突出，在設計后期做適當的修改就可消除SI問題或將其影響降至最低，但是，深次微米IC線寬的不斷縮小要求每個電路板設計都要考慮 SI問題，SI分析也不再僅僅局限于高速設計。
最近，一家視覺檢測系統制造商的電路板設計工程師遇到一個令人困惑的現象：有7年歷史的產品在更換了生產線后出了問題，該產品所需的器件同原有設計大致相同。唯一的不同點在于隨著現代IC制造制程的進步，某些IC器件的尺寸大大減小了，速度也高了。那么，造成問題的原因在哪?呢？
觀察發現，新的IC器件將SI問題引入到低速系統之中，而設計工程師在其原有設計中從未遇到過類似問題。
為盡量縮短開發周期，設計工程師正嘗試著在設計初期就解決SI問題。在低速設計中，解決此類問題的常用辦法是盡量提出設計約束條件以防止潛在問題的發生。只要設計工程師擔心某些信號路徑有可能出現問題，他們就會規定極其嚴格的參數來防止最壞情況的發生。因此，布板的限制條件經常迫使設計工程師在電路板上增加新層來解決串擾或干擾等SI問題。
盡管采用這些方法能夠解決問題，但這會導致產品的最終成本大大提高，而且性能受到限制。在激烈競爭的市場上，成本是否最低、性能是否突出往往意味著產品的成功和失敗。例如，電路網路布線器的客戶過去常用一套陳舊的設計規則來解決SI問題。當采用由ViewLogic Systems公司開發的一套SI驗証工具來測試其設計時，工程師很快就意識到他們配置的設計約束條件太多。藉由大量的SI分析后，他們決定采用8層板來替代以前的24層板，這樣其制造成本削減了近200萬美元。
不僅僅是高速問題
越來越多的設計工程師發現SI問題的成因不僅僅是高速設計。真正的原因不是系統時鐘速率的提高，而是驅動器上升和下降時間的縮短。隨著制程技術的進步及IC制造商轉向采用0.25微米或更小制程，他們所生產的標淮元件具有更小的晶片尺寸和越來越快的邊緣速率。邊緣速率的提高最終會導致設計中高速問題的產生，而傳統的高速分析是不考慮這類問題的。
此外，當IC制造商轉向可在更小面積上封裝更多功能的高密度器件時，需要開發新型的封裝技術。現在， BGA、CSP和MCM等封裝技術都可根據設計要求，在小型封裝內提供更多的引腳和更少的封裝寄生參數。盡管這些新型器件所占面積極小，但它們也有其自身的問題。例如，他們依然需要較長的互連線作為信號線。
圖1：大約每隔三年電晶體門長度就會縮短，而其相應的開關速率會成長約30%
即便不考慮系統時鐘速率，高的上升時間和更長的走線長度也讓電路板設計工程師面臨著嚴峻的挑戰。只要傳輸線長度引起的延遲超過驅動器上升/下降時間有效長度的六分之一，就會引起傳輸線問題。例如，若上升時間為1 ns，走線邊緣速率為每英寸2ns，只要走線長度超過1英寸，就會發生傳輸線問題。眾所周知，走線長度小于1英寸的電路板極為少見。因此，采用上升時間為1ns的設計肯定會出現高速設計問題。隨著新型IC制程的出現(見圖1)，情況會變得越來越糟。因為上升時間將很快發展到1ns以下。實際上，大約每隔三年電晶體門長度就會縮短，而其相應的開關速率會成長約30%。
ns級邊緣速率
顯然，邊緣速率為0.5ns、時鐘速率超過400MHz、匯流排速率達到或超過100MHz的處理器正迫使PC設計工程師關注高速設計問題，但是，即使設計工程師采用了新型FPGA技術和基于0.25微米制程的器件，若不進行某種高速分析也很難開發出可以正常工作的設計。
SI問題的表現方式很多。當邊緣速率上升時，時序問題首先暴露出來。傳輸線效應造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負尖峰(undershoot)有可能超過規定的噪音容限。在低速系統中，互連延遲和阻尼振蕩可以忽略不計，因為在這種系統中信號有足夠的時間達到穩定。但是當邊緣速率加快，系統時鐘速率上升時，信號在器件之間的傳輸時間以及同步淮備時間都縮短了。
當邊緣速率低于1ns時，串擾問題也出現了。通常在高邊緣速率的高密度電路板中才會出現串擾問題，其成因是走線之間的藕合。亞納秒級邊緣速率會引起高頻諧振，很容易藕合到鄰近的互連線中，從而造成串擾，擁有大量高速互連的電路板特別容易產生此類問題。
當高速器件的邊緣速率低于0.5ns時，電源系統穩定性和EMI等問題也隨之產生。來自大容量數據匯流排的數據交換速率特別快，當它在電源層中產生足以影響信號的強波紋時，就會產生電源穩定性問題。高速信號也可能產生輻射，EMI因而也成為要關注的另一個設計問題(圖2)。
電路板的完整設計
不幸的是，這些高邊緣速率所引起問題在低速電路板設計中常常被忽視。設計工程師一般不會在這些設計中考慮SI問題，所以真正的危險在于當仍然存在潛在問題的情況下電路板被送去生產。此外，由于SI問題本身具有不可預測性，它們有可能在最后的成品電路板測試中也難以發現。結果，在產品交付使用很長時間后，這些問題才最終以難以診斷的現場故障問題顯露出來。
真正的風險在于較高的NRE(非重現工程)成本。每個電路板制造商在其產品的整個生命周期內都不得不支付這種NRE費用，此外，電路板制成之后才發現SI問題所造成的額週邊設備計修改也會使NRE成本大大增加。
圖2：邊緣速率的上升是引起SI問題的根本原因
在電子制造領域有一個廣為接受的公理，即當產品從設計階段進入制造階段后，返工成本會呈指數級成長，產品投入使用后，返工成本會更高。若那些看起來運行正常的電路板設計在交付給用戶并投入使用后才發現故障，那么它們給產品開發成本結構帶來的風險要比傳統高速設計中發現的SI問題大得多。這些成本不光在額外的返工中直接表現出來，而且也間接地表現在客戶滿意度和信任度的損失方面。
總而言之，這些問題要求在電路板的開發過程中引進一種新型安全設計措施以防止SI問題引入制造過程。為此，ASIC設計工程師必須將消除SI問題作為與ASIC代工廠商所簽協議的一部份。由于在定制晶片開發過程中要承擔幾十萬美元的NRE風險，IC代工廠商強烈要求每個設計都要藉由嚴格的SI問題模擬測試，以便在成本和責任義務方面保護IC代工廠的利益免受損害。此外，藉由要求設計工程師提供SI保証，IC制造商不僅可確保能為其客戶提供高品質的器件，而且可確保其客戶能夠設計出具有更高可制造性的晶片。
在將一塊電路板送去制造以前，既保証其高速性能又對其進行SI驗証測試將對電路板制造商有同樣的好處。如果電路板設計工程師采用SI驗証方法來測試每個電路板設計，并將這種測試作為設計流程的一個固有部份，而不管設計時鐘是多少，這樣就能保証設計中的SI問題得到解決。同樣，他們也能向客戶保証，產品投入使用后將不會出現意外的SI問題。此外，如果在設計過程中認真考慮了所有重要的高速布線網路，設計工程師就不必擔心為解決此類問題對電路板設計做出的約束條件是否已經足夠，在布板之后進行SI驗証就可以消除出現SI問題的風險。
什么類型的模擬能為SI驗証提供最佳的解決方案呢？理想的模擬工具應是一次能對電路板上的所有信號進行分析，而不是只分析幾個布線網路。它應當包含一個完整的帶損耗傳輸線模型。為簡化SI問題的分析，它還能提供廣泛而詳細的報告，并且能直觀地將某種故障同某種元件或互連線聯系起來。最后，它能提供大量的假設性分析以幫助設計工程師選擇最佳的系統拓樸、線端接和驅動器/接收器。
本文總結
在一個帶有約束條件的布線布局方法中，新型EDA技術有助于最大程度地減少重復設計的次數。Viewlogic的ePlanner工具能夠幫助設計工程師在設計進入后端布板系統之前建立PCB拓樸原型。這種工具包含一種圖形化的設計空間探測和互連規劃設計環境，可讓設計工程師進行高速信號電路板設計策略的假設性分析，并為布線器配置設計淮則。
當然，最佳的長期解決方案是將SI分析移到設計過程的前端進行，并將其與布線布局功能整合在一起，盡管這種長期解決方案目前還不能實現，但至少電路板在進入制造階段之前進行SI問題認証和SI驗証測試應當成為每個高速電路板設計過程中必不可少的一步。
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